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Programme(s) : 7483,7694

Profils(s) : Tous profils

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École de technologie supérieure

Responsable(s) de cours :

Jean-François Boland

PLAN DE COURS

Été 2018
ELE748 : Architecture des systèmes ordinés et VHDL (3 crédits)

Préalables

Unités d'agrément
Données non disponibles

Descriptif du cours

Objectifs du cours

Familiariser l’étudiant(e) avec l’historique de l’évolution technologique des architectures des ordinateurs ainsi que la terminologie et les critères de performance.
Étudier les architectures d’ordinateurs modernes
Étudier les éléments périphériques essentiels qui entrent dans la conception des systèmes ordinés : la mémoire, les éléments d’entrées et de sorties, les bus, etc.
Comprendre les mesures de performance utilisées pour comparer les processeurs et les ordinateurs.
Familiariser l'étudiant(e) avec les enjeux énergétiques liés à l'utilisation des ordinateurs.
Développer une expérience pratique en laboratoire de l’utilisation du langage VHDL.

Stratégies pédagogiques

Cours magistraux (39 heures de cours)

Exposés magistraux
Études de cas

Travaux de laboratoire (24 heures de laboratoire)

Réalisation de quatres laboratoires (démonstrations et rapports) dans le cadre des séances de laboratoire.

Utilisation d’appareils électroniques

Ordinateurs du laboratoire, cartes Terasic DE1-SoC et Digilent Nexys-2, FPGA Altera Cyclone V et Xilinx Spartan 3e.

Horaire

Groupe	Jour	Heure	Activité
01	Mardi	18:00 - 21:30	Activité de cours
	Jeudi	18:00 - 22:00	Laboratoire aux 2 semaines

Coordonnées de l’enseignant

Groupe	Nom	Activité	Courriel	Local	Disponibilité
01	Simon Pichette	Activité de cours	Simon.Pichette@etsmtl.ca

Cours

Date	Contenus traités dans le cours	Heures
	Évolution des architectures des ordinateurs et critères de performance (2U) Historique, classes d’ordinateurs, RISC vs. CISC Tendances technologiques, consommation d’énergie, coûts, fiabilité Mesures et critères de performance, benchmarks	6 heures
	Le processeur (révision) (1U) Les processeurs à jeux d’instructions réduits La structure interne des processeurs : “datapath” et “control"	3 heures
	Le parallélisme d’instructions (3U) Le pipeline Les types d’aléas, leurs conséquences et solutions La spéculation L’ordonnancement statique et les processeurs VLIW L’ordonnancement dynamique les processeurs superscalaire	9 heures
	La mémoire (2U) Les technologies : SRAM, DRAM, Flash, disques La mémoire cache La mémoire virtuelle	6 heures
	Étude de cas réels (1U)	3 heures
	Les systèmes d’entrées et de sorties (2U) Problématique d’interconnexion dans un système ordiné Architecture des systèmes d’entrées et de sorties Périphériques généraux Périphériques de communication, bus Exceptions, Interruptions, « traps »	6 heures
	Les multiprocesseurs et le parallélisme de donnés (1U) Vector, SIMD, GPU, Clusters	6 heures
	Total	39

Note: La durée proposée par chapitre est estimée.

Laboratoires et travaux pratiques

Date	Description	Heures
	Les laboratoires sont dédiés à la réalisation de circuits en VHDL. L'emphase est mise sur: l'intégration des systèmes avec des périphériques courants, l'assemblage et la réutilisation de composants paramétrables, un niveau d'abstraction axé sur le System-on-a-Chip (SoC). L'étudiant doit produire des circuits sur carte FPGA avec matériel et périphériques. Les travaux sont réalisés en équipe.
	Total	24

Utilisation d'outils d'ingénierie

Altera Quartus et Qsys, Xilinx ISE, Altera Software Build Tools for Eclipse

Évaluation

Évaluations individuelles

Activité	Date	Pondération
Examen de mi-session	19 juin 2018	25%
Examen final		30%
		55%

Évaluations en équipe

Activité	Contenu	Pondération
Laboratoire 1	Périphériques simples	7.5%
Laboratoire 2	Couche d'abstraction matérielle et périphériques avancés	7.5%
Projet	Conception et réalisation d'un accélérateur matériel	30%
Total des évaluations en équipes		45%

Le rapport et les fichiers d’implémentation doivent être remis au plus tard à 23h59 à la date de remise indiquée.

Dates des examens intra

Groupe(s)	Date
1	19 juin 2018

Date de l'examen final
Votre examen final aura lieu pendant la période des examens finaux, veuillez consulter l'horaire à l'adresse suivante : http://etsmtl.ca/Etudiants-actuels/Baccalaureat/Examens-finaux

Politique de retard des travaux
Tout travail (devoir pratique, rapport de laboratoire, rapport de projet, etc.) remis en retard sans motif valable, c’est-à-dire autre que ceux mentionnés dans le Règlement des études (1er cycle, article 7.2.7 b / cycles supérieurs, article 6.5.4 b) se verra attribuer la note zéro, à moins que d’autres dispositions ne soient communiquées par écrit par l’enseignant dans les consignes de chaque travail à remettre ou dans le plan de cours pour l’ensemble des travaux.

Dispositions additionnelles

Les travaux doivent être remis à la date prévue. Aucun travail ne sera accepté s’il est remis en retard. Tout retard entrainera une note de zéro (0) pour l’équipe. Seule une circonstance exceptionnelle pourra justifier une retard (ex. malade avec un billet du médecin).

Absence à un examen
• Pour les départements à l'exception du SEG :
Dans les cinq (5) jours ouvrables suivant la tenue de son examen, l’étudiant devra justifier son absence d’un examen durant le trimestre auprès de la coordonnatrice – Affaires départementales qui en référera au directeur du département. Pour un examen final, l’étudiant devra justifier son absence auprès du Bureau du registraire. Toute absence non justifiée par un motif majeur (maladie certifiée par un billet de médecin, décès d’un parent immédiat ou autre) à un examen entraînera l’attribution de la note zéro (0).

• Pour SEG :
Dans les cinq (5) jours ouvrables suivant la tenue de son examen, l’étudiant devra justifier son absence auprès de son enseignant. Pour un examen final, l’étudiant devra justifier son absence auprès du Bureau du registraire. Toute absence non justifiée par un motif majeur (maladie certifiée par un billet de médecin, décès d’un parent immédiat ou autre) à un examen entraînera l’attribution de la note zéro (0).

Infractions de nature académique
Les clauses du « Règlement sur les infractions de nature académique de l’ÉTS » s’appliquent dans ce cours ainsi que dans tous les cours du département. Les étudiants doivent consulter le Règlement sur les infractions de nature académique (https://www.etsmtl.ca/A-propos/Direction/Politiques-reglements/Infractions_nature_academique.pdf ) pour identifier les actes considérés comme étant des infractions de nature académique ainsi que prendre connaissance des sanctions prévues à cet effet. À l’ÉTS, le respect de la propriété intellectuelle est une valeur essentielle et les étudiants sont invités à consulter la page Citer, pas plagier ! (https://www.etsmtl.ca/Etudiants-actuels/Baccalaureat/Citer-pas-plagier).

Documentation obligatoire

Notes de cours (Moodle)

Ouvrages de références

Recommandées

Patterson & Hennessy (P&H4), Computer Organization and Design: The Hardware/Software Interface, Revised 4th Edition, Morgan Kaufmann, 2012
Hennessy & Patterson (H&P5), Computer Architecture: A Quantitative Approach, 5th Edition, Morgan Kaufmann, 2012
Stallings (S), Computer Organization and Architecture, 6^th Ed., Prentice Hall, 2003

Adresse internet du site de cours et autres liens utiles

https://ena.etsmtl.ca/