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École de technologie supérieure
Département de génie électrique
Responsable(s) de cours : Yves Blaquière
Yves Blaquière


PLAN DE COURS

Automne 2018
ELE344 : Conception et architecture de processeurs (4 crédits)



Préalables
Programme(s) : 7483
             
  Profils(s) : Tous profils  
             
    ELE140    
             
Programme(s) : 7694
             
  Profils(s) : Tous profils  
             
    ELE140 ET *INF147    
             
Unités d'agrément
Total d'unités d'agrément : 64,8 50,0 % 50,0 %




Qualités de l'ingénieur

Qn
Qualité visée dans ce cours  
Qn
  Qualité visée dans un autre cours  
  Indicateur enseigné
  Indicateur évalué
  Indicateur enseigné et évalué



Descriptif du cours
Au terme de ce cours, l’étudiant aura acquis une vue d'ensemble de l’architecture des processeurs dans un système ordiné et de la méthodologie de conception de processeurs dans les circuits intégrés programmables (FPGA).

Familiarisation avec l’organisation et l’architecture des ordinateurs. Introduction au fonctionnement interne des calculateurs. Architecture et fonctions respectives des éléments essentiels d’un processeur : arithmétique des processeurs, modes d’adressage, jeu d’instructions, unité de contrôle et microprogrammation. Classification des architectures. Mesure de performances. Pipeline : principe, arithmétique et instructions, fonctionnement. Hiérarchie de mémoire. Processeurs parallèles et parallélisme.

Séances de laboratoire au cours desquelles l’étudiant fera la conception, d’un processeur validé sur un circuit intégré programmable (FPGA).



Objectifs du cours
  • Familiariser l’étudiant(e) avec l’historique du développement technologique des processeurs ainsi que la terminologie et les éléments de performance utilisés dans ce domaine.
  • Étudier les concepts de fonctionnement des processeurs évolués.
  • Étudier les architectures courantes utilisées pour la réalisation de processeurs.
  • Permettre à l’étudiant(e) de développer une expérience pratique de conception de processeurs avec un langage de description de haut niveau (VHDL).



Stratégies pédagogiques
  • Un (1) cours magistral par semaine
  • Quatre (4) heures de travail personnel par semaine
  • Trois (3) heures de laboratoire par semaine



Utilisation d’appareils électroniques

Ordinateurs dans le local de laboratoire et carte de prototypage FPGA.




Horaire
Groupe Jour Heure Activité
01 Mardi 13:30 - 16:30 Laboratoire (Groupe B)
Jeudi 13:30 - 17:00 Activité de cours
Vendredi 13:30 - 16:30 Laboratoire (Groupe A)
02 Lundi 18:00 - 21:30 Activité de cours
Mardi 18:00 - 21:00 Laboratoire (Groupe B)
Jeudi 18:00 - 21:00 Laboratoire (Groupe A)



Coordonnées de l’enseignant
Groupe Nom Activité Courriel Local Disponibilité
01 Yves Blaquière Activité de cours Yves.Blaquiere@etsmtl.ca A-2634
02 Yves Blaquière Activité de cours Yves.Blaquiere@etsmtl.ca A-2634



Cours
Contenus traités dans le cours Nombre d'heures

Introduction

  • Mise en contexte du cours dans le programme
  • Processeurs et ses applications, principaux termes

0,5

Langage de description de haut niveau (VHDL)

  • Rappel sur les notions de base : entité et architecture, processus, signaux, variables, simulation par événements, librairies, paquetages std_logic et numeric_std, attributs, modèles de délai
  • Bancs d’essai et vérification fonctionnelle : générateurs déterministes et pseudo-aléatoires, moniteurs, modèles de référence, structures de banc d’essai, messages usager, lecture et écriture de fichiers textes et procédures surchargées, études de cas
  • VHDL pour la description de circuits numériques : circuits combinatoires (astuces, multiplexeurs, décodeurs, UAL) et circuits séquentiels (processus synchrones, registres, registres à décalage, compteurs, fichiers de registres)

5,5

Unité arithmétique et logique des processeurs

  • Représentation des nombres, conversion, précision (troncature et arrondi) et complément
  • Rappel sur les additionneurs et soustracteurs
  • Fonctionnement d’une unité arithmétique et logique
  • *Multiplication des nombres : architecture parallèle, et algorithmes séquentiels de multiplication de nombres signées et non signées
  • *Décaleurs
  • *Arithmétique à virgule flottante (norme IEEE 754)

6

Introduction aux processeurs

  • Historique et évolution des technologies et des processeurs
  • Architecture et organisation des processeurs
  • Fonctionnement : interface logiciel – matériel, niveau des langages, jeu d’instructions, RISC vs CISC
  • Microcontrôleur vs microprocesseur
  • Systèmes embarqués

0,5

Jeu d’instructions - encodage

  • Types d’opérandes et d’instructions : bascule, registre et mémoire
  • Modes d’adressage
  • Formats d’instructions du processeur MIPS
  • Exemples de code : décisions, boucles itératives, tableaux
  • Caractéristiques du jeux d’instructions de principaux processeurs

3,5

Évaluation mi-trimestre - Intra

3

Structure et fonctionnement du processeur MIPS monocycle (1 cycle par instruction)

  • Organisation interne : chemin de données, banc de registres, mémoires d’instructions et de données, chemin du compteur de programme, unité de contrôle
  • Structures d’unité de contrôle : signaux de contrôle, décodeur d’instructions

4

Mesure des performances

  • Définition
  • Comparaison quantitative
  • Notions sur le CPI
  • Méthodes de mesure des performances

1

Processeurs multi-cycles

  • Introduction au pipeline : principe, performances (débit, latence), étages de traitement, diagramme du pipeline
  • Processeurs multi-cycles avec et sans pipeline
  • Unité de contrôle de processeurs multi-cycles avec pipeline
  • Unité de contrôle de processeurs multi-cycles sans pipeline : machine à états finis (circuits cablés, ROM, PLA, microprogramme, séquenceur)

7

Pipeline et parallélisme

  • Aléas de données : principe, unités de détection et d’envoi
  • Aléas de contrôle : types, pénalités, suspension, prédictions statique et dynamique
  • Parallélisme d’instructions et processeurs superscalaire : réordonnancement, renommage des registres, exécution par prédicat, spéculation
  • Retour sur les performances

4

Procédures, piles et passage de paramètres

  • Appel d’une procédure
  • Retour d’une procédure
  • Passage de paramètres : registre et pointeur de pile
  • Récursivité
  • Exemple d’application

1

Hiérarchie mémoire

  • Principes de la localité
  • Niveaux de cache
  • Évolution des hiérarchies mémoires
  • Types de mémoires

3

Total

39

* Notions vue en fin de trimestre




Laboratoires et travaux pratiques
Projet Description Nombre de semaines
P1 Conception et vérification fonctionnelle d’une unité arithmétique et logique en VHDL 4
P2 Conception d’un processeur MIPS 1 cycle/instruction 5
P3 Conception d’un processeur MIPS avec pipeline 3
  Total 12

 




Utilisation d'outils d'ingénierie

Indissociable du cours et du laboratoire. Utilisation du logiciel de simulation ModelSim de Mentor Graphics Corporation et de l'outil de conception sur FPGA Quartus d'Intel (anciennement Altera).




Évaluation
Description Pondération Date de remise
Examen intra 25 %

Groupe 01: mercredi le 31 octobre 2018, 13h30 à 16h30

Groupe 02: lundi le 29 octobre 2018, 18 h à 21 h

Mini-Quiz 5 % 15 premières minutes de la 3e séance de laboratoire
Examen final 30 %  
Projets 40 % Trois projets d'une durée de 4, 5 et 3 semaines respectivement

* La date de l’examen mi-session peut être modifiée sur un préavis de deux (2) semaines.




Dates des examens intra
Groupe(s) Date
1 31 octobre 2018
2 29 octobre 2018



Date de l'examen final
Votre examen final aura lieu pendant la période des examens finaux, veuillez consulter l'horaire à l'adresse suivante : http://etsmtl.ca/Etudiants-actuels/Baccalaureat/Examens-finaux


Politique de retard des travaux
Tout travail (devoir pratique, rapport de laboratoire, rapport de projet, etc.) remis en retard sans motif valable, c’est-à-dire autre que ceux mentionnés dans le Règlement des études (1er cycle, article 7.2.7 b / cycles supérieurs, article 6.5.4 b) se verra attribuer la note zéro, à moins que d’autres dispositions ne soient communiquées par écrit par l’enseignant dans les consignes de chaque travail à remettre ou dans le plan de cours pour l’ensemble des travaux.

Dispositions additionnelles

Aucun retard sans motif raisonable n'est accepté.




Absence à un examen
• Pour les départements à l'exception du SEG :
Dans les cinq (5) jours ouvrables suivant la tenue de son examen, l’étudiant devra justifier son absence d’un examen durant le trimestre auprès de la coordonnatrice – Affaires départementales qui en référera au directeur du département. Pour un examen final, l’étudiant devra justifier son absence auprès du Bureau du registraire. Toute absence non justifiée par un motif majeur (maladie certifiée par un billet de médecin, décès d’un parent immédiat ou autre) à un examen entraînera l’attribution de la note zéro (0).

• Pour SEG :
Dans les cinq (5) jours ouvrables suivant la tenue de son examen, l’étudiant devra justifier son absence auprès de son enseignant. Pour un examen final, l’étudiant devra justifier son absence auprès du Bureau du registraire. Toute absence non justifiée par un motif majeur (maladie certifiée par un billet de médecin, décès d’un parent immédiat ou autre) à un examen entraînera l’attribution de la note zéro (0).



Plagiat et fraude
Les clauses du « Règlement sur les infractions de nature académique de l’ÉTS » s’appliquent dans ce cours ainsi que dans tous les cours du département. Les étudiants doivent consulter le Règlement sur les infractions de nature académique (https://www.etsmtl.ca/A-propos/Direction/Politiques-reglements/Infractions_nature_academique.pdf ) pour identifier les actes considérés comme étant des infractions de nature académique ainsi que prendre connaissance des sanctions prévues à cet effet.  À l’ÉTS, le respect de la propriété intellectuelle est une valeur essentielle et les étudiants sont invités à consulter la page Citer, pas plagier ! (https://www.etsmtl.ca/Etudiants-actuels/Baccalaureat/Citer-pas-plagier).



Documentation obligatoire
  • PATTERSON, D.A., HENNESSY, J.L., Computer Organization and Design - The hardware/software interface, 5e édition, Morgan Kaufmann, 2014.



Ouvrages de références
  • STALLINGS, W., Computer Organization and Architecture, Designing for Performance, 6th Edition, Prentice Hall, 2003.
  • PONG, P.C., FPGA Prototyping by VHDL Example, 3e édition, Wiley, 2007.
  • ASHENDEN, P.J., The Designer's Guide to VHDL, 3e édition, Elsevier, 2008.

 




Adresse internet du site de cours et autres liens utiles

https://ena.etsmtl.ca/