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Afficher les préalables et les unités d'agrément

Afficher les qualités de l'ingénieur

École de technologie supérieure

Responsable(s) de cours :

Yves Blaquière

PLAN DE COURS

Hiver 2018
ELE343 : Conception des systèmes ordinés (4 crédits)

Préalables
Aucun préalable requis

Unités d'agrément
Données non disponibles

Qualités de l'ingénieur

Q10

Q11

Q12

Qualité visée dans ce cours

Qualité visée dans un autre cours

Indicateur enseigné

Indicateur évalué

Indicateur enseigné et évalué

Descriptif du cours

Objectifs du cours

Familiariser l’étudiant(e) avec l’historique du développement technologique des systèmes ordinés ainsi que la terminologie et les éléments de performance utilisés dans ce domaine.
Étudier les concepts de fonctionnement des microprocesseurs évolués.
Étudier les architectures courantes utilisées pour la réalisation de l’élément central des systèmes ordinés et le processeur.
Permettre à l’étudiant(e) de développer une expérience pratique de l’utilisation du langage VHDL.

Stratégies pédagogiques

Un (1) cours magistral par semaine
Quatre (4) heures de travail personnel par semaine
Trois (3) heures de laboratoire par semaine
Exposés

Utilisation d’appareils électroniques

Ordinateurs dans le local de laboratoire.

Horaire

Groupe	Jour	Heure	Activité
01	Mardi	13:30 - 16:30	Laboratoire
	Jeudi	08:45 - 12:15	Activité de cours
02	Mardi	18:00 - 21:30	Activité de cours
	Mercredi	18:00 - 21:00	Laboratoire

Coordonnées de l’enseignant

Groupe	Nom	Activité	Courriel	Local	Disponibilité
01	Yves Blaquière	Activité de cours	Yves.Blaquiere@etsmtl.ca	A-3312
02	Yves Blaquière	Activité de cours	Yves.Blaquiere@etsmtl.ca	A-3312

Cours

Contenus traités dans le cours	Heures
Terminologie, historique, performance Discuter l’historique du développement technologique relié aux systèmes ordinés Définir les principaux termes utilisés Discuter les critères de performance Introduire l’architecture et les différentes composantes des systèmes ordinés Introduction au langage VHDL	4,5 heures
L’arithmétique des ordinateurs Représentation des données – circuits logiques Fonctionnement d’une unité arithmétique et logique Arithmétique à point fixe Arithmétique à point flottant Multiplication signée / non signée	9 heures
Introduction aux microprocesseurs Architecture Organisation Comparaisons RISC, CISC Microcontrôleur vs Microprocesseur Structure des systèmes à microcontrôleur/microprocesseur Systèmes embarqués	3 heures
Jeu d’instructions - encodage Caractéristiques Types d’opérandes et types d’instructions Modes d’adressage et formats d’instructions	3 heures
Processeurs – structure et fonctions Fonctionnement d’un processeur : MIPS Chemin de données 1 cycle par instruction Chemin de données – multi-cycles par instruction Microcode pour les différents groupes d’instructions Microprogrammation	9 heures
Procédures, piles et passage de paramètres Appel d’une procédure Retour d’une procédure Passage de paramètres : registre et pointeur de pile Récursivité Exemple d’application : synthétiseur de la voix	3 heures
Mesure des performances Définition Comparaison quantitative Notions sur le CPI Méthodes de mesure des performances	1,5 heure
Pipeline et parallélisme Aléas de données Aléas de contrôle Parallélisme d’instructions Retour sur les performances	3 heures
Hiérarchie mémoire Niveaux de cache Évolution des hiérarchies mémoires Principes de la localité Différents types de mémoires	3 heures
Total	39

*Note : Tous les cours sont d'une durée de 3 heures 30 minutes par semaine.

Laboratoires et travaux pratiques

Laboratoire	Description	Heures
1	Introduction au VHDL – Conception et vérification	9 heures
2	Conception d’une UAL	6 heures
3	Conception d’un MIPS 1 cycle / instruction	18 heures
4	Migration vers un MIPS multicycles – unité de contrôle	3 heures
	Total	36

Utilisation d'outils d'ingénierie

Indissociable du cours et du laboratoire. Utilisation du logiciel de simulation ModelSim de Mentor Graphics Corporation et de l'outil de conception sur FPGA Quartus d'Intel (anciennement Altera).

Évaluation

Description	Pondération	Date de remise
Examen intra	25 %	Groupe 01: 20 février 2018, 14h30 à 17h30, local A-1302 Groupe 02: 20 février 2018, 18 h à 21h30, local A-4522
Mini-Quiz	5 %	Début de la 4^e séance de laboratoire
Examen final	30 %
Laboratoires	40 %

* La date de l’examen mi-session peut être modifiée sur un préavis de deux (2) semaines.

Date de l'examen final
Votre examen final aura lieu pendant la période des examens finaux, veuillez consulter l'horaire à l'adresse suivante : http://etsmtl.ca/Etudiants-actuels/Baccalaureat/Examens-finaux

Politique de retard des travaux
Tout travail (devoir pratique, rapport de laboratoire, rapport de projet, etc.) remis en retard sans motif valable, c’est-à-dire autre que ceux mentionnés dans le Règlement des études (1er cycle, article 7.2.7 b / cycles supérieurs, article 6.5.4 b) se verra attribuer la note zéro, à moins que d’autres dispositions ne soient communiquées par écrit par l’enseignant dans les consignes de chaque travail à remettre ou dans le plan de cours pour l’ensemble des travaux.

Dispositions additionnelles

Aucun retard sans motif raisonable n'est accepté.

Absence à un examen
• Pour les départements à l'exception du SEG :
Dans les cinq (5) jours ouvrables suivant la tenue de son examen, l’étudiant devra justifier son absence d’un examen durant le trimestre auprès de la coordonnatrice – Affaires départementales qui en référera au directeur du département. Pour un examen final, l’étudiant devra justifier son absence auprès du Bureau du registraire. Toute absence non justifiée par un motif majeur (maladie certifiée par un billet de médecin, décès d’un parent immédiat ou autre) à un examen entraînera l’attribution de la note zéro (0).

• Pour SEG :
Dans les cinq (5) jours ouvrables suivant la tenue de son examen, l’étudiant devra justifier son absence auprès de son enseignant. Pour un examen final, l’étudiant devra justifier son absence auprès du Bureau du registraire. Toute absence non justifiée par un motif majeur (maladie certifiée par un billet de médecin, décès d’un parent immédiat ou autre) à un examen entraînera l’attribution de la note zéro (0).

Infractions de nature académique
Les clauses du « Règlement sur les infractions de nature académique de l’ÉTS » s’appliquent dans ce cours ainsi que dans tous les cours du département. Les étudiants doivent consulter le Règlement sur les infractions de nature académique (https://www.etsmtl.ca/A-propos/Direction/Politiques-reglements/Infractions_nature_academique.pdf ) pour identifier les actes considérés comme étant des infractions de nature académique ainsi que prendre connaissance des sanctions prévues à cet effet. À l’ÉTS, le respect de la propriété intellectuelle est une valeur essentielle et les étudiants sont invités à consulter la page Citer, pas plagier ! (https://www.etsmtl.ca/Etudiants-actuels/Baccalaureat/Citer-pas-plagier).

Documentation obligatoire

PATTERSON, D.A., HENNESSY, J.L., Computer Organization and Design - The hardware/software interface, 5^e édition, Morgan Kaufmann, 2014.

Ouvrages de références

STALLINGS, W., Computer Organization and Architecture, Designing for Performance, 6^th Edition, Prentice Hall, 2003.
PONG, P.C., FPGA Prototyping by VHDL Example, 3^e édition, Wiley, 2007.
ASHENDEN, P.J., The Designer's Guide to VHDL, 3^e édition, Elsevier, 2008.

Adresse internet du site de cours et autres liens utiles

https://ena.etsmtl.ca/