Situer l'étudiant(e) par rapport aux diverses technologies disponibles sur le marché pour réaliser des circuits de logique numérique, leurs caractéristiques spécifiques et leurs champs d'application :

• composantes discrètes (SSI/MSI);
• composantes programmables;
• composantes semi-dédiées et dédiées.

Faire le survol des principaux circuits intégrés programmables :

• PROM, PAL, PLA;
• PLD simple, PLD complexe;
• FPGA à mémoire statique;
• FPGA à antifusibles.

Familiariser l'étudiant(e) aux outils de conception afférents à cette technologie qui sont utilisés pour :

• la saisie du design;
• la simulation fonctionnelle;
• leur réalisation (placement et interconnexion des cellules);
• l’analyse statique des délais du circuit final;
• le test de fonctionnalité de la puce en opération.

Familiariser l'étudiant(e) à une méthodologie de design utilisée pour la réalisation de circuits logiques complexes et d'envergure du type des circuits prédiffusés (gate arrays) programmables.

Dix (10) cours magistraux et 3 séances de révision de conception avec chacune des équipes pour chacune des 3 phases du projet.

Quatre  heures de travail personnel et deux  heures de laboratoire par semaine au cours desquelles l'étudiant(e) aura à :

• Se familiariser avec les outils de conception (capture du design, simulation fonctionnelle, réalisation, analyse statique des délais  et test de circuits logiques FPGA).
• Réaliser un projet de conception VLSI d'envergure. Ce projet implique le développement d'un système numérique sur une carte mezzanine. Cette carte comprend entre autres un circuit programmable Xilinx.

 NOTE : Tous les cours sont d'une durée de 3 heures 30 minutes par semaine. Certaines notions sont couvertes durant les séances de révison de conception.

Utilisation de l'environnement de conception logicielle Vivado de la compagnie Xilinx.

L’évaluation du projet se fait via le test du système en laboratoire (si la situation le permet, sinon à distance) réalisé ainsi que par des séances de révision de conception.

20 % de la note du travail évalué est perdu par jour de retard.

Afin de faire valider une absence à une évaluation en vue d’obtenir un examen de compensation, l’étudiante ou l’étudiant doit utiliser le formulaire prévu à cet effet dans son portail MonÉTS pour un examen final qui se déroule durant la période des examens finaux ou pour tout autre élément d’évaluation surveillé de 15% et plus durant la session. Si l’absence concerne un élément d’évaluation de moins de 15% durant la session, l’étudiant ou l’étudiante doit soumettre une demande par écrit à son enseignante ou enseignant.

Toute demande de validation d’absence doit se faire dans les cinq (5) jours ouvrables suivant la tenue de l’évaluation, sauf dans les cas d’une absence pour participation à une activité prévue aux règlements des études où la demande doit être soumise dans les cinq (5) jours ouvrables avant le jour de départ de l’ÉTS pour se rendre à l’activité.

Toute absence non justifiée par un motif majeur (voir articles 7.2.6.1 du RÉPC et 6.5.2 du RÉCS) entraînera l’attribution de la note zéro (0).

Aucune.

Complémentaires

• www.amd.com;   www.intel.com;   www.microsemicom  et  www.atmel.com
• KILTS, S., Advanced FPGA Design, Wiley Inter-Science, 2007.
• WOLK, W., FPGA-Based System, Prentice Hall, 2004.
• MAXFIELD, C., The Design Warrior’s Guide to FPGAs, Newnes, 2004.
• CHAN, P.K. et MOURAD, S., Digital System Design Using Field Programmable Gate Arrays, Prentice Hall, 1994.
• Xilinx Student Edition Version
• SKAHILL, K., VHDL for Programmable Logic, Addison-Wesley, 1996.

https://ena.etsmtl.ca/

https://enaquiz.etsmtl.ca/