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École de technologie supérieure

Responsable(s) de cours :

Claude Thibeault

PLAN DE COURS

Automne 2025
SYS808 : Technologies VLSI et ses applications (4 crédits)

Préalables
Aucun préalable requis.

Description du cours
S’initier aux différentes technologies d’intégration à très grande échelle. Évaluer la complexité et le coût de l’intégration d’une fonction et étapes de conception d’un circuit intégré.

Introduction à l’intégration à très grande échelle (VLSI). Structures logiques : portes élémentaires, portes complexes, cellules de mémoires, retenue. Architecture et techniques de conception : transfert de registres, réseaux logiques programmables, machines à états. Méthodes de conception : critères de choix, coûts, circuits standards et programmables, prédiffusés, cellules normalisées, circuits dédiés. Études de cas : filtrage numérique, circuits de communication.

Stratégies pédagogiques

Trois (3) heures de cours magistral par semaine.
Travaux pratiques de laboratoire (environ trois (3) heures par semaine) où les étudiant(e)s auront à réaliser un système en utilisant les concepts et les techniques enseignés en classe.
Deux rencontres d'environ 30 minutes chacune pour la définition de la phase 2 du projet
La lecture du manuel de référence est fortement recommandée pour compléter les notes de cours.

Utilisation d’appareils électroniques

Utilisation d'ordinateurs pour les laboratoires.

Horaire

Groupe	Jour	Heure	Activité
01	Lundi	08:30 - 11:30	Laboratoire
	Mardi	13:30 - 17:00	Activité de cours

Coordonnées du personnel enseignant le cours

Groupe	Nom	Activité	Courriel	Local	Disponibilité
01	Olivier Juteau-Desjardins
01	Claude Thibeault		claude.thibeault@etsmtl.ca	A-2636

Cours

Date	Contenus traités dans le cours	Heures
	Préambule	3 heures
	1. Introduction Survol rapide de la matière.	3 heures
	2. Transistor MOS Introduction; caractéristiques idéales; effets non idéaux; caractéristiques DC.	5 heures
	3. Procédé de fabrication Introduction; technologies CI CMOS; règles de dessin; améliorations des procédés; aspects logiciels; problématiques; pièges et perspectives.	3 heures
	4. Délais Introduction; réponse transitoire; modèles RC des délais; choix de la taille des transistors.	2 heures
	5. Puissance Introduction; puissance dynamique; puissance statique.	2 heures
	Examen partiel	1.5 heures
	6. Interconnections Introduction; modélisation; impact.	1 heure
	7. Robustesse Introduction; variabilité; fiabilité et réduction de la taille des transistors; perspective historique.	4 heures
	8. Simulation au niveau circuit Introduction; SPICE; modèles; caractérisation; pièges.	1 heure
	9. Conception de circuits combinatoires Rappel; logique statique à ratio et à demi-porte de transmission; logique dynamique; pièges.	2.5 heures
	10. Conception de circuits séquentiels Métriques temporelles; classification de la mémoire ; séquencement; méthodologies statiques et dynamiques; synchronisation; pièges et perspectives.	2.5 heures
	11. Sous-systèmes de traitement (survol) Introduction; addition; comparateurs; compteurs; multiplication.	1 heure
	12. Sous-systèmes matriciels (survol) Introduction; sous-systèmes matriciels; SRAM; DRAM.	1 heure
	13. Sous-systèmes spécifiques (survol) Introduction; encapsulation; alimentation; entrées et sorties; horloge; analogique.	1 heure
	14. Méthodologie et outils de conception Introduction; approches structurées de conception; méthodes; flots de conception; aspects économiques; documentation.	3 heures
	15. Test et vérification Définition; vérification versus niveaux d’abstraction; testeurs; méthodes de test et diagnostic; comparaison entre les méthodes; JTAG.	2.5 heures
	Total	39

Laboratoires et travaux pratiques

TRAVAUX PRATIQUES

L'étudiant(e) sera appelé(e) à concevoir et simuler un circuit intégré correspondant à des spécifications précises. En équipe de deux, il(elle) utilisera des logiciels de conception et de simulation de circuits intégrés. Les premières séances sont directives afin de permettre à l'étudiant(e) d'acquérir des notions de base des outils de conception assistée par ordinateur. Les autres périodes sont consacrées à la réalisation du projet, comportant 2 phases.

Évaluation

Informations additionnelles :

↵

Activité	Description	%	Date de remise
	Examen intra	25 %	21 octobre
	Examen final	40 %
	Travaux pratiques	35 %	à déterminer

L'examen intra est d'une durée de 1.5 heures avec libre accès à la documentation.

L'examen final est d'une durée de trois heures avec libre accès à la documentation.

Dates des examens intra

Groupe(s)	Date
1	21 octobre 2025

Politique de retard des travaux
Tout travail (devoir pratique, rapport de laboratoire, rapport de projet, etc.) remis en retard sans motif valable, c’est-à-dire autre que ceux mentionnés dans le Règlement des études (1er cycle, article 7.2.5/ cycles supérieurs, article 6.5.2) se verra attribuer la note zéro, à moins que d’autres dispositions ne soient communiquées par écrit par l’enseignante ou l’enseignant dans les consignes de chaque travail à remettre ou dans le plan de cours pour l’ensemble des travaux.

Dispositions additionnelles

10 % par jour de retard.

Absence à une évaluation

Afin de faire valider une absence à une évaluation en vue d’obtenir un examen de compensation, l’étudiante ou l’étudiant doit utiliser le formulaire prévu à cet effet dans son portail MonÉTS pour un examen final qui se déroule durant la période des examens finaux ou pour tout autre élément d’évaluation surveillé de 15% et plus durant la session. Si l’absence concerne un élément d’évaluation de moins de 15% durant la session, l’étudiant ou l’étudiante doit soumettre une demande par écrit à son enseignante ou enseignant.

Toute demande de validation d’absence doit se faire dans les cinq (5) jours ouvrables suivant la tenue de l’évaluation, sauf dans les cas d’une absence pour participation à une activité prévue aux règlements des études où la demande doit être soumise dans les cinq (5) jours ouvrables avant le jour de départ de l’ÉTS pour se rendre à l’activité.

Toute absence non justifiée par un motif majeur (voir articles 7.2.6.1 du RÉPC et 6.5.2 du RÉCS) entraînera l’attribution de la note zéro (0).

Infractions de nature académique
Les clauses du « Règlement sur les infractions de nature académique de l’ÉTS » s’appliquent dans ce cours ainsi que dans tous les cours du département. Les étudiantes et les étudiants doivent consulter le Règlement sur les infractions de nature académique (www.etsmtl.ca/a-propos/gouvernance/secretariat-general/cadre-reglementaire/reglement-sur-les-infractions-de-nature-academique) pour identifier les actes considérés comme étant des infractions de nature académique ainsi que prendre connaissance des sanctions prévues à cet effet. À l’ÉTS, le respect de la propriété intellectuelle est une valeur essentielle et tous les membres de la communauté étudiante sont invités à consulter la page Citer, pas plagier ! (www.etsmtl.ca/Etudiants-actuels/Baccalaureat/Citer-pas-plagier).

Systèmes d’intelligence artificielle générative (SIAG)
L’utilisation des systèmes d’intelligence artificielle générative (SIAG) dans les activités d’évaluation constitue une infraction de nature académique au sens du Règlement sur les infractions de nature académique, sauf si elle est explicitement autorisée par l’enseignante ou l’enseignant du cours.

Documentation obligatoire

Aucune.

Le manuel de référence est fortement conseillé mais pas obligatoire.

Ouvrages de références

WESTE, N., HARRIS, D., CMOS VLSI Design: A Circuits and Systems Perspective, 4^thEdition, Addison Wesley, Reading (Mass.), 2011. MANUEL DE RÉFÉRENCE

RABAEY, J.M., CHANDRA KASAN, A., NIKOLIC, B., Digital Integrated Circuits: A Design Perspective, 2nd Edition, Prentice Hall, 2003.

SAVARIA, Y., Conception et vérification des circuits VLSI, Éditions de l'École Polytechnique de Montréal, 1988.

MEAD, C., CONWAY, L., Introduction aux systèmes VLSI, Inter Éditions, Paris, 1983.

GLASSER, L.A., DOBBERPUHL, D.W., The Design and Analysis of VLSI Circuits, Addison Wesley, Reading (Mass.), 1985.

GEIGER, ALLEN, STRADER, VLSI Design Techniques for Analog and Digital Circuits, McGraw-Hill, 1990.

HAZNEDAR, H., Digital Microelectronics, Benjamin Cummings, 1991.

SZE, S.M., VLSI Technology, 2nd Edition, McGraw-Hill, 1988.

BUSHNELL, M.L., AGRAWAL, V.D., Essential of Electronic Testing, KAP, Boston (Mass.), 2000.

CHANG, H., et al., Surviving the SOC Revolution, KAP, Boston (Mass.), 1999.

Adresse internet du site de cours et autres liens utiles

Site du cours : https://ena.etsmtl.ca/