Logo ÉTS
Session
Cours
Responsable(s) Pascal Giard

Se connecter
 

Sauvegarde réussie
Echec de sauvegarde
Avertissement
École de technologie supérieure

Responsable(s) de cours : Pascal Giard


PLAN DE COURS

Été 2024
ELE749 : Conception conjointe matériel-logiciel de systèmes numériques (3 crédits)





Préalables
Programme(s) : 7483,7694,7883
             
  Profils(s) : Tous profils  
             
    ELE344    
             
Unités d'agrément
Total d'unités d'agrément : 58,8 66,7 % 33,3 %




Qualités de l'ingénieur

Qn
 Qualité visée dans ce cours  
Qn
   Qualité visée dans un autre cours  
  Indicateur enseigné
  Indicateur évalué
  Indicateur enseigné et évalué



Descriptif du cours
Acquérir des notions intégration-système pour la conception et la réalisation conjointe matériel-logiciel de systèmes numériques avancés.

Éléments architecturaux des microprocesseurs haute-performance et unités de traitement graphique. Notions de bus informatique. Techniques d'accélération. Exécution spéculative. Superscalarité et multicoeurs. Systèmes numériques hybrides : processeurs multi-coeurs, circuits intégrés programmables et unités de traitement graphique. Jeux d'instructions comparés. Notion d'espace de design. Partitionnement logiciel/matériel. Accélération matérielle du traitement par microprocesseur. Études de cas.

Séances de laboratoires mettant en pratique les notions de conception conjointe matériel-logiciel sous forme de projet : programmation bas niveau dans un langage système; conception et réalisation d’applications sur circuit intégré programmable à l’aide d'un langage de description de haut niveau et d’outils d’intégration avancés.

Préalable : ELE344 Conception et architecture de processeurs (4 cr.) pour le programme de baccalauréat en génie électrique et IND580 Programmation de haut niveau pour l'accélération matérielle (3 cr.) pour le programme de baccalauréat en informatique distribuée.



Objectifs du cours
  • Familiariser l’étudiant(e) avec l’historique de l’évolution technologique des architectures des ordinateurs ainsi que la terminologie et les critères de performance.
  • Étudier les architectures d’ordinateurs modernes
  • Étudier les éléments périphériques essentiels qui entrent dans la conception des systèmes ordinés : la mémoire, les éléments d’entrées et de sorties, les bus, etc.
  • Comprendre les mesures de performance utilisées pour comparer les processeurs et les ordinateurs.
  • Familiariser l'étudiant(e) avec les enjeux énergétiques liés à l'utilisation des ordinateurs.
  • Développer une expérience pratique en laboratoire de l’utilisation du langage VHDL.



Stratégies pédagogiques

Cours magistraux  (39 heures de cours)

  • Exposés magistraux
  • Démonstrations
  • Études de cas

Travaux de laboratoire  (24 heures de laboratoire)

  • Réalisation de six laboratoires dans le cadre des séances de laboratoire.



Utilisation d’appareils électroniques

Ordinateurs du laboratoire, carte Terasic DE1-SoC, FPGA Altera Cyclone V. Oscilloscope et Analyseur logique au besoin pour les laboratoires.



Horaire
Groupe Jour Heure Activité
01 Mardi 18:00 - 21:30 Activité de cours
Vendredi 18:00 - 20:00 Laboratoire



Coordonnées du personnel enseignant le cours
Groupe Nom Activité Courriel Local Disponibilité
01 Simon Pichette Activité de cours Simon.Pichette@etsmtl.ca
01 Simon Pichette Laboratoire Simon.Pichette@etsmtl.ca



Cours
Contenus traités dans le cours Heures
Évolution des architectures des ordinateurs et critères de performance (1U)
  • Historique, classes d’ordinateurs, RISC vs. CISC
  • Tendances technologiques, consommation d’énergie, coûts, fiabilité
  • Mesures et critères de performance, benchmarks
 3 heures
Le processeur (révision) (1U)
  • Les processeurs à jeux d’instructions réduits
  • La structure interne des processeurs : “datapath” et “control"
 3 heures
Le parallélisme d’instructions (3U)
  • Pipeline et superpipeline
  • Les types d’aléas, leurs conséquences et solutions
  • L'exécution spéculative et la prédiction de branchement
  • L’ordonnancement dynamique et les processeurs superscalaire
 9 heures
La mémoire (3U)
  • Les technologies : SRAM, DRAM, Flash, disques
  • Principe de localité
  • La mémoire cache et la hiérarchie de mémoire
  • La mémoire virtuelle
  • L'accès direct à la mémoire (DMA)
 9 heures
Étude de cas réels (1U) 3 heures
Les systèmes d’entrées et de sorties (2U)
  • Problématique d’interconnexion dans un système ordiné
  • Architecture des systèmes d’entrées et de sorties
  • Périphériques généraux
  • Périphériques de communication, bus
 6 heures
Les multiprocesseurs et le parallélisme de donnés (2U)
  • Calcul vectoriel avec SIMD
  • Processeurs multi-coeurs
 6 heures
Total 39

 

Note: La durée proposée par chapitre est estimée.



Laboratoires et travaux pratiques
Description Heures
Les laboratoires sont dédiés à la réalisation de circuits en VHDL comportant des microprocesseurs programmés en langage C. L'emphase est mise sur:
  • l'intégration des systèmes avec des périphériques courants,
  • l'assemblage et la réutilisation de composants paramétrables,
  • un niveau d'abstraction axé sur le System-on-a-Chip (SoC). 
L'étudiant doit produire des circuits sur carte FPGA avec matériel et périphériques. Les travaux sont réalisés en équipe.		  
Total 24

 



Utilisation d'outils d'ingénierie

Intel FPGA Quartus II et Platform Designer, Nios II Software Build Tools for Eclipse


Évaluation

Évaluations individuelles

Activité Pondération
Examen de mi-session 25%
Examen final 30%
  55%

 

Évaluations en équipe

Activité Contenu Pondération
Laboratoire 1 Implémentation d'un contrôleur d'affichage 5
Laboratoire 2  Ajout d'un tampon d'image au contrôleur 5
Laboratoire 3 Implémentation d'un contrôleur SDRAM simple 5
Laboratoire 4 Implémentation d'un contrôleur SDRAM haute performance 12
Laboratoire 5 Création d'un système sur puce programmable 6
Laboratoire 6 Accelerateur de traitement pour système sur puce 12
Total des évaluations en équipes 45%

 

Le rapport et les fichiers d’implémentation doivent être remis au plus tard à 23h59 à la date de remise indiquée.



Double seuil
Note minimale : 50



Dates des examens intra
Groupe(s) Date
1 25 juin 2024



Date de l'examen final
Votre examen final aura lieu pendant la période des examens finaux, veuillez consulter l'horaire à l'adresse suivante : https://www.etsmtl.ca/programmes-et-formations/horaire-des-examens-finaux


Politique de retard des travaux
Tout travail (devoir pratique, rapport de laboratoire, rapport de projet, etc.) remis en retard sans motif valable, c’est-à-dire autre que ceux mentionnés dans le Règlement des études (1er cycle, article 7.2.5/ cycles supérieurs, article 6.5.2) se verra attribuer la note zéro, à moins que d’autres dispositions ne soient communiquées par écrit par l’enseignante ou l’enseignant dans les consignes de chaque travail à remettre ou dans le plan de cours pour l’ensemble des travaux.

Dispositions additionnelles

Les travaux doivent être remis à la date prévue. Aucun travail ne sera accepté s’il est remis en retard. Tout retard entrainera une note de zéro (0) pour l’équipe. Seule une circonstance exceptionnelle pourra justifier une retard (ex. malade avec un billet du médecin).



Absence à une évaluation
Dans les cinq (5) jours ouvrables suivants, la tenue de son examen, l’étudiante ou l’étudiant devra justifier son absence d’un examen durant le trimestre auprès de la coordonnatrice ou du coordonnateur – Affaires académiques qui en référera à la personne assurant la direction du département. Pour un examen final, l’étudiante ou l’étudiant devra justifier son absence auprès du Bureau de la registraire. Dans tous les cas, l’étudiante ou l’étudiant doit effectuer sa demande en complétant le formulaire de demande d’examen de compensation qui se trouve dans son portail Mon ÉTS/Formulaires. Toute absence non justifiée par un motif majeur (maladie certifiée par un billet de médecin, décès d’un parent immédiat, activité compétitive d’une étudiante ou d’un étudiant appartenant à un club scientifique ou un club sportif d’élite de l’ÉTS ou au programme « Alliance sport étude » ou autre) à un examen entraînera l’attribution de la note zéro (0).



Infractions de nature académique
Les clauses du « Règlement sur les infractions de nature académique de l’ÉTS » s’appliquent dans ce cours ainsi que dans tous les cours du département. Les étudiantes et les étudiants doivent consulter le Règlement sur les infractions de nature académique (www.etsmtl.ca/a-propos/gouvernance/secretariat-general/cadre-reglementaire/reglement-sur-les-infractions-de-nature-academique) pour identifier les actes considérés comme étant des infractions de nature académique ainsi que prendre connaissance des sanctions prévues à cet effet. À l’ÉTS, le respect de la propriété intellectuelle est une valeur essentielle et tous les membres de la communauté étudiante sont invités à consulter la page Citer, pas plagier ! (www.etsmtl.ca/Etudiants-actuels/Baccalaureat/Citer-pas-plagier).

Systèmes d’intelligence artificielle générative (SIAG)
L’utilisation des systèmes d’intelligence artificielle générative (SIAG) dans les activités d’évaluation constitue une infraction de nature académique au sens du Règlement sur les infractions de nature académique, sauf si elle est explicitement autorisée par l’enseignante ou l’enseignant du cours.



Documentation obligatoire
  • Notes de cours (Moodle)

 



Ouvrages de références

Recommandés:

  • Patterson & Hennessy (P&H4), Computer Organization and Design: The Hardware/Software Interface, Revised 4th Edition, Morgan Kaufmann, 2012
  • Hennessy & Patterson (H&P5), Computer Architecture: A Quantitative Approach, 5th Edition, Morgan Kaufmann, 2012
  • Stallings (S), Computer Organization and Architecture, 6th Ed., Prentice Hall, 2003



Adresse internet du site de cours et autres liens utiles

https://ena.etsmtl.ca/